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利用状态机的VHDL描述方法设计一个序列检测器,要求...

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xulie is port(clk,reset:in std_logic; input:in std_logic; result:out std_logic); end entity; architecture art of xulie is type states is (s0,s1,...

用状态机来写,具体还是自己写的比较好

需要设计一个4位的串入并出移位寄存器和一个4位的二进制数值比较器: LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY detector IS GENERIC(m:std_logic_vector(3 downto 0):="0110"); PORT(clk,clr,s_in:IN std_logic; equal:OUT std_logic...

城市学院的?

VHDL的序列检测器设计,源程序如下,仿真结果如图所示 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; --*---------------------------------------------------------------- ent...

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CHK IS PORT(DIN,CLK,RST:IN STD_LOGIC; Y:OUT STD_LOGIC); END CHK; ARCHITECTURE one OF CHK IS TYPE STATES IS (S0,S1,S2,S3,S4); SIGNAL ST,NST: STATES :=S0; BEGIN PROCESS(ST,DIN) BE...

状态含义: s0: reset s1: got0 s2: got01 s3: got011 s4: got0111 s5: got01111 s6: got011111 s7: got0111111 s8: got01111110 此时检测到序列01111110 输出为1,其余输出都为0 很明显,在s1 s2 s3 s4 s5 s6 s7 如果输入为0,都会退回到s1(got0)

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